Wednesday April 18, 2007 Old Boy returns - 1Q/07 Earning of INTC -
1Q/07 Earning of INTC恒例と言いますか、Old Boy 氏が Q'ter 毎の Intelさんの決算を見て、を書いていたのですが、Old Boy Blog が EOL になったけど、ああいうのは継続に値打ちがあるんだから、の声もあり、Blog のテンプレートが共通のよしみで 1Q の決算はどう見てますか、を聞いて来ました。
INTC の業績は CY05 から 06 が様変わりだったのですが CY06/Q4 あたりから新製品効果もあって落ち着いて来ています。1Q の決算も一昨年と比較すると大きく後退していますが、様変わり、のまだ始まりだった昨年 1Q と比較すると、売上は 1% 減の (四捨五入すれば同じ) 8.9B と横這いであり、強いて言えば回復基調です。総利益は、AMD さんとの競争が恒常化していることを反映して05 / 06 / 07 で 5.6B / 4.9B / 4.4B と続落なのですが、経費系、特にマーケティング費用で 1,644M から 1,277M と 22% 減となるなど、引き締めの効果が出て、税引前利益では、前年比フラット、と総利益の落ち込みをカバーしています。一部の報道で前年比 19% の増益、と出ているのは税引後利益での話で、これは殆ど税金の見積額の戻し入れの効果ですので、実際の Q'ter の業績という意味では「税引前フラット」が実力です。品目別に見ますと、Operating Income � %Y!<%9$G Mobile 系の構成比が 82% と、05/1Q には 30%台後半だったのに比較すると非常に依存度が高く、AMD さんとの競合がさほどではない Mobile 系が Intel さんの利益を牽引している状況は変わりません。ただ Desktop / Server 系も苦しかった昨年年央に比較すれば、新製品効果で採算は多少改善しており、フラッシュメモリの市況が崩れたインパクトがなければ、もう少し「回復基調」が見えやすかった感じもあります。
Old Boy 氏がずっと気にしていた在庫、ですが、Q4 end と比較して、また微増の 4,366M で、増えているのは仕掛品ですから増えたこと事体はさしたる問題ではないにせよ高水準のまま推移しています。どこかでドラスティックな水準修正が来て収益に影響を与える可能性を否定できないと Old Boy 氏は懸念していました。一方、人員削減は、昨年 Q2 End の 102.5K人から一年間に一万人削減の目標を一四半期早く実現した、と宣言しており、こちらは順調のようです。
( Apr 18 2007, 08:44:18 AM PDT ) Permalink Comments [1]
Sunday April 15, 2007 Old Boy returns -ISSCC 2007-
さて、OLD Boyさんから頂いているネタは、現在、ここまでです。もしかしたら、既に、ご自分のNew Blogを立てているかも知れません。きっとそのはず。
皆さんで、探してみましょう、Old Boyへの誘い
ISSCC 2007
夢の Hk / MG、ですから、早く実現させた方がエラい、は、まあそれはそうに決まっているんですが、では 45nm でも SiO2 を延命させることができる、だって、それはそれでエラい。Hk / MG での量産が Smooth に行くかどうか、製品の信頼性や歩留まりはどうか、は、まだまだ未知数であり、Intel さんは Hilsboro, Oregon の D1D のような、開発 / Test 用の製造設備 まで持っておられて、新しい製造技術の立ち上げには万全の構えですから、まあ行けるだろう、はあっても、何も Top Runner で苦労するばかりが能でもありません。65nm -> 45nm での壁、は、トランジスタ構造だけではありませんから、まずは SiO2 ゲートのままで、その他の壁、を Clear しよう、も、それはそれで重要です。また、今は、Hf (Hafnium) 系が、Gate Oxide に使われているんですが、32nm や 22nm では必ずしも Hf 系ではなく、もっと Exotic な元素 (Hf だって、十分 Exotic ですが、中性子線の吸収が大きいので原子炉の制御棒に使われて、ヒビ割れとか、まあタマには News にもなりますから... なお、余談ですが、Hf の名前の由来は、デンマークの科学者が始めて分離したので、コペンハーゲンの古名であるHafnia から名づけられました) でやった方が良い、になるかも知れない。Hk / MG 固有の技術も、産業スパイとかいう意味ではなく、製造設備 Maker の側にも、Know How がタマって来るから、二番手、三番手は多少は楽が� =PMh$k$H$$$&$+!"8+DL$7$,$D$1$d$9$/$J$j$^$9!#45nm on SiO2 が、そこそこうまく行って 45nm on Hk / MG に (大きくは) 見劣りしないなら、という条件付きですが、Hk / MG の本格的な採用は 32nm から、32nm では Timing でも Intel さんに大きな遅れを取ることはない、なら、45nm の段階ではちょっと遅れを取りますが... は、結果として正解、もありえます。
45nm での勝負、は、まだ 45nm on SiO2 はこれから、だし、45nm on Hk / MG だってようやくFirst Silicon なのですから、どうなの、は、先の話です。第一、IBM 陣営、では、65nm の石だって、本格的には出てきていない。65nm の SiO2 同士で、Intel さん / IBM さんを比べれば、ある程度 45nm 世代でどうなる、も推測する出発点になるのですが、それが読めるのは、IBM さんの 65nm の最初の石、である Power 6 でしょう。Power 6 は、多分、今年の中ごろに出てくる、最初の Clock 周波数でも 5Ghz 近く、最終的には 6Ghz を目指す、と言われている石で、どの時点で二倍なのか、は、ちょっと不明ですが、現行の Power 5+ の二倍の性能、をウタッテいる石であることは、ご承知の通りで、先週開催されていた ISSCC 2007 でも大きな話題になっています。この PC Watch の福田さんの Report は絵が豊富なのでひいておきます。
自分は、Clock 早ければ性能出るというものではない論者、ですが、現行 2.3GHz が最大の Power 5+ が、どの段階での Power 6 と比較して、かは分かりませんが、性能二倍、をウタエルのは、(Memory 遅延を緩和するために L2 Cache で言えば Shared 1.92MB から Core 毎に 4MB への増強とか、Clock 上げる受け皿、を用意しているから、でもありますが) やはり Clock の威力、は健在、を NetBurst 以来久しぶりに主張して居られるのに、全面的に No だよ、と言う気はありません。しかし、Clock 上げるトレードオフとしての電流リークの増大、は、 この表で見ると消費電力の 42% を占めている。これは、ちょっと Prescott の二の舞にならないのか、ギリギリのところまで来ている感じもします。
( Apr 15 2007, 07:22:28 AM PDT ) Permalink
Old Boy returns -IBM Also-
IBM Also...Intel さんが High-k / Metal Gate やるのは、まあ既定の事実、みたいなもので、問題は、うまく行ってるの、や、いつから出てくるの、だったんだと思います。ちょっと驚いたのは、Intel さんの Announce を追いかける形で、 IBM さんも Hk/MG をやりますを Announce されたことです。IBM さんが Hk / MG の研究を進めて居られるのは周知、というか、別に IBM さんに限らず、およそ論理回路 や SRAM やっているところはどこでも Hk / MG の研究はそれぞれに、あるいは共同で 進めて居られて、Hk / MG のようなトランジスタ構造の研究は IBM さんの得意分野でも あるし、かなり進んで居られるだろう、は衆目の一致するところです。しかし、IBM さんのグループは 45nm 世代でも、SiO2 ゲート酸化膜が延命可能で Hk / MG の採用は見送 られるだろう、も、一般的な理解でした。現に、直近の昨年 12月の IEDM での IBM / AMD 連合の 発表も、東芝 / Sony / NEC エレクトロニクス連合の発表も、45nm での商用プロセスとして Hk / MG には触れていません。(というか、素直に読めば、採用しない、と読めそう。この ソニーの服部毅さんの IEDM 2006 レポートにも、「(上記 2グループを含む、日米欧 での 45nm の商用技術として) 信頼性が保証されないHigh-k/メタルゲートの使用は、 先送りされた。」と書かれています)
それがたった一月半で、まるで引っくり返る、とは、考えにくくて、しかも Timing が Timing ですから、例によって東スポさんに、Intel さんのリリースをカンニングして「自分たちもやってます」を言うために慌てて出したんじゃないの、言葉遣いが似すぎてる... とか冷やかされているん ですが、お得意の言いがかり、とだけは言えないような気もします。いつかは Hk / MG だ、は、これも微細化を進めていこうとすれば当たり前の話で、ただ、65nm で半導体作っているところの全てが、Hk / MG での半導体製造を、自社でやるのか、それとも自社ではやらずに Fab 専業に委託するのか、は、別の話であり、そこで一層の集約化が進む、も容易に想像できます。集約化の別の側面としては、さすがに Hk / MG での技術開発を独力、なり、自社主導でやる、は投資が大きすぎる、技術開発のグループ化なり、自社での開発は従で、基本はリーダー会社からの技術導入を選択する、も当然ありうる路線であり、「独自」はなかなか難しくなってくる、もありますから、そういう意味では、「自分(たち)もやります、やってます」をわざわざ言う、には大きな意味があります。しかし IBM さんは「独自」でも「グループのリーダー」でも良いですが、「やります、やってます」なのは自明で、IBM さんに限っては、こういう揚げ足取られかねないような形で「やります、やってます」を言う必要がある、とも思えません。!
もう一つ、解釈が難しいのは IBM さんがこのリリースで、"The creation of this transistor component with the new material was accomplished by the IBM team without requiring major tooling or process changes in manufacturing" と言って居られることで、まあ、Major ってどこまで言うのかという「言葉の綾」かも知れないんですが、全く新しい材料を現行の製造プロセスに大きな変更を加えずに捌く、は、普通はそうは行かないし、仮に出来たとしても、効率なり、歩留まりが十分確保されるとは思えないんですけどね。アプローチの違い、というか、新しい材料での、Best な (新しい) Tooling なり Process は、マダマダ「やってみないと分からない」んだから、最初から「Best を目指す」全く新しいプロセスで臨むよりも、現行プロセスの最小限の手直しでやってみて、本格的な New Process 構築のために、まず Data を集めよう、なのかも知れません。45nm での量産はまず SiO2 で、でも、次世代への Experimental のための Hk / MG も (45nm on SiO2 の最小限ぁ� N
( Apr 15 2007, 07:19:25 AM PDT ) Permalink
Old Boy returns -Leakage Current-
Leakage CurrentHigh-k 膜の技術的な解説、を、自分ごときが述べるのはいかにも不適任なのですが、 Intel さんの プレスリリースに沿った形で、多少敷衍しておきましょう。プロセスの微細化 -> ゲート酸化膜の薄膜化、は、シリコン上に形成されるトランジスタの高性能化 (スイッチング速度の向上や、低電圧化) をもたらしたが、それがある限界まで達すると、逆にリーク電流がトレードオフとして発生する、は、大分以前になりますがOld Boy Blog でも簡単に触れたことがあります。High-k 膜、は、高性能化、のところを犠牲しないで、ある程度の厚膜化が可能ですから、まず、このゲートリークが大幅に削減できます。High-k 膜、と言っても、何が材料かによって違って来るのですが、仮に HfO2 とした場合、130nm 世代の膜厚 (2.5nm 前後) でも「高性能化」を損なわない、一方、ゲートリークは 130nm 世代の膜厚では大きな問題ではなかったのですが、その水準に戻る、は、従来から言われてきました。今回のリリースで、Intel さんは、「ゲート絶縁膜の材料を厚みのあるハフニウム系の High-k 材料に代替し... リーク電流を 10 倍以上削減」と述べておられますが、ここのところを指しています。(!� B
もう一つのリーク電流、は、Intel さんのリリースではソース・ドレイン・リークとして述べられている (昔の Blog では、サブ・スレショルド・リーク) もので、これは、必ずしも High-k 膜の効果だけではなく、High-k 膜では、ゲート電極も (High-k 材料との相性の問題から)従来のポリシリコンから金属化合物系に変わる、を含めた、トータルのトランジスタ構造がより精密なコントロール (主として、Body Bias と呼ばれる技術) を可能にすることによるものだと思いますが、結果として、「駆動電流、もしくはトランジスター性能が約 20% 向上」するか、「ソースドレインのリーク電流を 5 分の 1 に削減する」ことを可能にする、と言っています。
High-k 膜になったら、は、言われ始めた 10年前にはもっとイケイケの雰囲気だったと 思うんですが、High-k 膜じゃないと出来ない筈だったイケイケ部分 (「高性能化」)、は、Si02 膜で「曲がりなりにも」実現されて、しかし、トレードオフ出まくり、で行き詰った。High-k 膜は、むしろそのトレードオフの緩和、を主な Feature にしてデビュー、は、ちょっと皮肉といえば皮肉かも知れません。しかし、その意義は、Intel さんが、プレスリリースでわざわざ Gorden Moore ご老体を引っ張り出して、""The implementation of high-k and metal materials marks the biggest change in transistor technology since the introduction of polysilicon gate MOS transistors in the late 1960s," を言わせるにふさわしいもの、だと考えられます。
( Apr 15 2007, 07:15:40 AM PDT ) Permalink
Old Boy returns -High k Gate Oxide-
High k Gate Oxide90nm から 65nm への進化、でも、抜本的なプロセス技術の導入がないと、壁は乗りこえられないとする予測が多かったのですが、ここは、今までのところ、90nm でのそれぞれの要素技術をより深めることでどうにかこうにか Clear しつつある、のだと思います。例えば NetBurst が 90nm 世代でも主としてゲートリーク電流の問題から限界に直面し、NetBurst Architecture をほぼ断念することで 65nm 世代を迎えることができた、とも言えるし、坦々と 65nm ではないのは言うまでもありません。
65nm から 45nm は、そうはいかない、というか、特に Intel さんにとっては、この 45nm 世代で実現される抜本的なプロセス技術、は切り札、とも言うべきもので、それが、明確に 45nm から、と意識されたのがいつからか、は、分かりませんが、ここでの「新しいプロセス技術」は、少なくとも十年前から準備されていた「大方針」でしょう。IBM / AMD 連合、が早くから SOI を Submicron での有効かつ不可欠なテクノロジーとみなしておられたのに対して、Intel さんは対照的というか Bulk にこだわって来られた、のは、 SOI への切り替え、は、少なくとも初期には大きな Cost 要因になる (落ち着いて来れば、たいしたコスト差ではないにしても) IBM さんのように、Chip 一個の単価が高い分野が (売上の) 中心なら、SOI でという決断はしやすいが、Intel さんは、数売ってナンボの世界だから、も、言われるんですが、それは勿論ある、としても、やはり「この (45nm で投入される) 新技術」を決め手だと意識されて、SOI は寄り道、とは言わないまでも、二次的なもの、だと考えられていた、もあるかも知れません。
本題は、「大方針」なり、「抜本的なプロセス技術」の中身、なんですが、(これも後藤さんのサイトから図をひかせていただきますが) 世に言う、High-k 膜 (高誘電率ゲート酸化膜) の採用、が目玉です。High-k の High は、Conventional なゲート酸化膜である SiO2 の誘電率 (k=3.9)に対して、高い / 低い、なんですが、ゲート酸化膜が、プロセスの微細化でドンドン薄くなる、のは、190nm プロセスまではそれで省電力にもなる、スイッチング速度も向上する、という「サイズ効果」の原動力だった、のが、130nm プロセス 以降は、ゲート酸化膜厚、で 2nm 以下ですから、十分絶縁膜としての役目を果たせない。 ゲートリークの原因になって、これを何とかしないと、の解の「目玉」が High-k 膜でした。しかし、Conventional な SiO2膜を Si 上に、は、簡単、というと語弊があるでしょうか、自然な熱酸化で均一な膜を形成することができる、マテリアルとしての素性が抜群で、加工上の問題がもともとおきにくい上に、永年慣れ親しんだ材料で技術的にも確立されています。High-k への移行は、単にゲート酸化膜だけでなく、それに見合った新しい材料が投入される、それを捌こうとすると、全く新しい加工技術を駆使しなければならない。大きな壁、ですから、High-k 膜、は、来るべきTechnology であることは勿論ですが、一面、夢の Technology でもあった、と言えるでしょう。
( Apr 15 2007, 07:13:47 AM PDT ) Permalink
Old Boy returns -Penryn-
Old Boy Returns Part 1皆さんの中には、OLD BOYさんのファンも多々、いらっしゃったはずです。
そう、送別会でblogを更新するのをお約束をしたまま、２ヶ月が過ぎ、
ランチの時間がそろそろ寂しさがつのるこの頃（いつも、Old Boyさんに ごちそうになっていたもので）。
ようやく、やる気になりました。皆様、お待ちどおさまです！
============= それでは、スタート ===========
ちょっと旧聞ですが、Intel さんの次世代のプロセスルールでの第一号 製品となる Penryn の First Silicon が公開されて話題になっています。
Penryn は、まず回路的に言えば、 後藤さんが分かりやすい図を載せて居られますが、コアのところは、ほぼ Merom の Optical Shrink に見えて、その意味では「新味」のあるものではありません。(SSE3 -> SSE4 への進化、とその計算ユニットの増加、があるはずですが、これはダイの写真で分かるようなものではなさそう) 製品版、で何が主流になるのか、は分かりませんが、図に示されている Penryn の L2 Cache は 6MB で、これは Merom の最大 4MB L2 Cache に対して 65nm -> 45nm で、同一トランジスタならダイ面積が大幅に縮小するメリットを、わかりやすく Cache は 1.5倍、でもダイ面積は小さくなっていますよ、で強調しています。なお、Penryn は Quad-Core だ、という説もありましたが、この写真で明確に Dual Core であることが分かります。勿論 Intel さんお得意の Dual Core x Dual Die の形での、カッコつきの Quad は、Die size の縮小でますますやりやすくなるし、Penryn は Note が Target の石の筈ですから、Quad Core は(!� B (通常は) 必要がない、だから Dual Core の設計 (必要があれば、Dual x Dual はどうってことない) です、は、合理的といえばそうで例えば Server 用で、本来の Quad Core、を否定しているのではないと思います。
新しいプロセスルールの第一号を Optical Shrink で、は、大昔からの Intel さんの得意技、で、今では、Intel さんだけでなく、どこでも普通、でしょう。逆に言えば、 旧ルールの末期の石は、まんまの Optical Shrink で新ルール適用、も意識して設計、も、よくある話で、例えば新ルールでは 8MB Cache を考えているが、取りあえず、旧ルール世代は 4MB Cache で、いつでも拡張できるような設計、みたいなことですね。その意味でも Penryn はオーソドックス、なんですが、まずは Optical Shrink から、は、新設計 / 新プロセスルール、では、何か起きたとき、回路設計なのか製造上の問題なのか、が分かりにくい、を回避するための、言ってみれば「実験台」の意味があります。「旧ルールではこの回路で立派に動いていた」から「回路 side の問題ではない (少なくとも、回路固有の問題ではない)」が特定できないと、なかなか新しいプロセスだって進まない、です。
ですので、Penryn が大きな話題になっているのは、回路アーキテクチャではなく、「新しいプロセステクノロジー」の方です。Deep Submicron (どこからを、Deep Submicron というか、は難しいんですが) の世界では、プロセスルールの一世代を Clear するのは、とっても大きな技術的な壁、で、例えばマスクからシリコンに焼きましょう、にしても、露光に使う波長より線幅の方が短い世界、は、想像もつかない、と言うか、「大変だろうな」だけは想像できる、と言うか。まあ 90nm の時も、65nm の時も、大きな壁だ、と 言われてきたのですが、65 -> 45 は、ハードルの数も多い、それぞれのハードルも高い、それを超えようとする場合、それぞれのハードルも複雑に絡んでいるので、どういう Mix で、も含めて、どう実現するのか、はとても興味深かったところで、Test Lot とはいえ、45nm 世代の「最初の現物」ですから、大きな話題になるのは当然でしょう。
( Apr 15 2007, 07:10:39 AM PDT ) Permalink