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Old Boy returns -High k Gate Oxide-

High k Gate Oxide


90nm から 65nm への進化、でも、抜本的なプロセス技術の導入がないと、壁は乗りこえられないとする予測が多かったのですが、ここは、今までのところ、90nm でのそれぞれの要素技術をより深めることでどうにかこうにか Clear しつつある、のだと思います。例えば NetBurst が 90nm 世代でも主としてゲートリーク電流の問題から限界に直面し、NetBurst Architecture をほぼ断念することで 65nm 世代を迎えることができた、とも言えるし、坦々と 65nm ではないのは言うまでもありません。

65nm から 45nm は、そうはいかない、というか、特に Intel さんにとっては、この　45nm 世代で実現される抜本的なプロセス技術、は切り札、とも言うべきもので、それが、明確に 45nm から、と意識されたのがいつからか、は、分かりませんが、ここでの「新しいプロセス技術」は、少なくとも十年前から準備されていた「大方針」でしょう。IBM / AMD 連合、が早くから SOI を Submicron での有効かつ不可欠なテクノロジーとみなしておられたのに対して、Intel さんは対照的というか Bulk にこだわって来られた、のは、 SOI への切り替え、は、少なくとも初期には大きな Cost 要因になる (落ち着いて来れば、たいしたコスト差ではないにしても) IBM さんのように、Chip 一個の単価が高い分野が (売上の) 中心なら、SOI でという決断はしやすいが、Intel さんは、数売ってナンボの世界だから、も、言われるんですが、それは勿論ある、としても、やはり「この (45nm で投入される) 新技術」を決め手だと意識されて、SOI は寄り道、とは言わないまでも、二次的なもの、だと考えられていた、もあるかも知れません。

本題は、「大方針」なり、「抜本的なプロセス技術」の中身、なんですが、(これも後藤さんのサイトから図をひかせていただきますが) 世に言う、High-k 膜 (高誘電率ゲート酸化膜) の採用、が目玉です。High-k の High は、Conventional なゲート酸化膜である SiO2 の誘電率 (k=3.9)に対して、高い / 低い、なんですが、ゲート酸化膜が、プロセスの微細化でドンドン薄くなる、のは、190nm プロセスまではそれで省電力にもなる、スイッチング速度も向上する、という「サイズ効果」の原動力だった、のが、130nm プロセス 以降は、ゲート酸化膜厚、で 2nm 以下ですから、十分絶縁膜としての役目を果たせない。 ゲートリークの原因になって、これを何とかしないと、の解の「目玉」が High-k 膜でした。しかし、Conventional な SiO2膜を Si 上に、は、簡単、というと語弊があるでしょうか、自然な熱酸化で均一な膜を形成することができる、マテリアルとしての素性が抜群で、加工上の問題がもともとおきにくい上に、永年慣れ親しんだ材料で技術的にも確立されています。High-k への移行は、単にゲート酸化膜だけでなく、それに見合った新しい材料が投入される、それを捌こうとすると、全く新しい加工技術を駆使しなければならない。大きな壁、ですから、High-k 膜、は、来るべきTechnology であることは勿論ですが、一面、夢の Technology でもあった、と言えるでしょう。

( Apr 15 2007, 07:13:47 AM PDT ) Permalink