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Old Boy returns -Penryn-

Old Boy Returns Part 1

皆さんの中には、OLD BOYさんのファンも多々、いらっしゃったはずです。
そう、送別会でblogを更新するのをお約束をしたまま、２ヶ月が過ぎ、
ランチの時間がそろそろ寂しさがつのるこの頃（いつも、Old Boyさんに ごちそうになっていたもので）。

ようやく、やる気になりました。皆様、お待ちどおさまです！
============= それでは、スタート ===========


ちょっと旧聞ですが、Intel さんの次世代のプロセスルールでの第一号 製品となる Penryn の First Silicon が公開されて話題になっています。
Penryn は、まず回路的に言えば、 後藤さんが分かりやすい図を載せて居られますが、コアのところは、ほぼ Merom の Optical Shrink に見えて、その意味では「新味」のあるものではありません。(SSE3 -> SSE4 への進化、とその計算ユニットの増加、があるはずですが、これはダイの写真で分かるようなものではなさそう) 製品版、で何が主流になるのか、は分かりませんが、図に示されている Penryn の L2 Cache は 6MB で、これは Merom の最大 4MB L2 Cache に対して 65nm -> 45nm で、同一トランジスタならダイ面積が大幅に縮小するメリットを、わかりやすく Cache は 1.5倍、でもダイ面積は小さくなっていますよ、で強調しています。なお、Penryn は Quad-Core だ、という説もありましたが、この写真で明確に Dual Core であることが分かります。勿論 Intel さんお得意の Dual Core x Dual Die の形での、カッコつきの Quad は、Die size の縮小でますますやりやすくなるし、Penryn は Note が Target の石の筈ですから、Quad Core は(!� B (通常は) 必要がない、だから Dual Core の設計 (必要があれば、Dual x Dual はどうってことない) です、は、合理的といえばそうで例えば Server 用で、本来の Quad Core、を否定しているのではないと思います。

新しいプロセスルールの第一号を Optical Shrink で、は、大昔からの Intel さんの得意技、で、今では、Intel さんだけでなく、どこでも普通、でしょう。逆に言えば、 旧ルールの末期の石は、まんまの Optical Shrink で新ルール適用、も意識して設計、も、よくある話で、例えば新ルールでは 8MB Cache を考えているが、取りあえず、旧ルール世代は 4MB Cache で、いつでも拡張できるような設計、みたいなことですね。その意味でも Penryn はオーソドックス、なんですが、まずは Optical Shrink から、は、新設計 / 新プロセスルール、では、何か起きたとき、回路設計なのか製造上の問題なのか、が分かりにくい、を回避するための、言ってみれば「実験台」の意味があります。「旧ルールではこの回路で立派に動いていた」から「回路 side の問題ではない (少なくとも、回路固有の問題ではない)」が特定できないと、なかなか新しいプロセスだって進まない、です。

ですので、Penryn が大きな話題になっているのは、回路アーキテクチャではなく、「新しいプロセステクノロジー」の方です。Deep Submicron (どこからを、Deep Submicron というか、は難しいんですが) の世界では、プロセスルールの一世代を Clear するのは、とっても大きな技術的な壁、で、例えばマスクからシリコンに焼きましょう、にしても、露光に使う波長より線幅の方が短い世界、は、想像もつかない、と言うか、「大変だろうな」だけは想像できる、と言うか。まあ 90nm の時も、65nm の時も、大きな壁だ、と 言われてきたのですが、65 -> 45 は、ハードルの数も多い、それぞれのハードルも高い、それを超えようとする場合、それぞれのハードルも複雑に絡んでいるので、どういう Mix で、も含めて、どう実現するのか、はとても興味深かったところで、Test Lot とはいえ、45nm 世代の「最初の現物」ですから、大きな話題になるのは当然でしょう。

( Apr 15 2007, 07:10:39 AM PDT ) Permalink